Seminario: RISC-V, optimizaciones y aceleración de código

Queremos invitamos al segundo encuentro los Seminarios de Computación de Alto Desempeño, Sistemas Distribuidos y Arquitectura.
En esta ocasión vamos a seguir avanzando sobre la relación entre compiladores, arquitectura y desempeño.

El tema va a ser: RISC-V, optimizaciones y aceleración de código

La idea del encuentro es empezar a analizar y aprender cómo las decisiones del compilador se relacionan con una arquitectura concreta.

Los temas van a ser:
- breve repaso de arquitectura de computadores;
- introducción a RISC-V;
- vectorización y extensión RISC-V Vector (RVV 1.0);
- optimizaciones clásicas realizadas por el compilador;
- relación entre código fuente, optimizaciones y códigogenerado.

La segunda parte del encuentro va a ser más práctica: vamos a trabajar directamente compilando ejemplos, inspeccionando el código generado y viendo cómo distintas opciones y transformaciones afectan la ejecución.

La idea, como siempre, no es suponer experiencia previa específica con RISC-V, sino construir una intuición de cómo se conectan:
código -> compilador -> optimizaciones -> ISA -> hardware
A partir de esto, empezar a entender qué significa realmente "optimizar" un programa para una arquitectura.

Fecha: Jueves 22 de octubre
Horario: 17 a 19 hs
Lugar: Aula 1102 (pab 0+inf)

Nos vemos,
Saludos,
LICAR PhD team